jk触发器及其应用实验报告_jk触发器的设计

(2) 用D触发器和门电路模拟实现JK触发器功能并填写其功能表，求电路图。

D触发器构成JK触发器

jk触发器及其应用实验报告_jk触发器的设计

jk触发器及其应用实验报告_jk触发器的设计

jk触发器及其应用实验报告_jk触发器的设计

D=JQ（Q为反）+K（K为反）Q

D触发器构成T触发器

D=TQ（Q为反）+T（T为反）Q

转换方式如下：

D触发器的状态方程是：Q=D，JK触发器的状态方程是：Q=JQ'+K'Q。

让两式相等可得：D=JQ'+K'Q，用门电路实现上述函数即可转换成为jk触发器。

扩展资料：

CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。

当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。

参考资料来源：

jk触发器

JK触发器是数字电路触发器中的一种电路单元。

JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。

1.CP=0时，触发器处于一个稳态。CP为0时，G3、G4被封锁，不论J、K为何种状态，Q3、Q4均为1，另一方面,G12、G22也被CP封锁,因而由与或非门组成的触发器处于一个稳定状态，使输出Q、Q状态不变。

2.CP由0变1时，触发器不翻转，为接收输入信号作准备。

JK触发器电路图：

设触发器原状态为Q=0，Q=1。当CP由0变1时，有两个信号通道影响触发器的输出状态，一个是G12和G22打开，直接影响触发器的输出，另一个是G4和G3打开，再经G13和G23影响触发器的状态。前一个通道只经一级与门，而后一个通道则要经一级与非门和一级与门，显然CP的跳变经前者影响输出比经后者要快得多。在CP由0变1时，G22的输出首先由0变1，这时无论G23为何种状态（即无论J、K为何状态），都使Q仍为0。由于Q同时连接G12和G13的输入端，因此它们的输出均为0，使G11的输出Q=1，触发器的状态不变。CP由0变1后，打开G3和G4，为接收输入信号J、K作好准备。

3.CP 由1变0时触发器翻转 设输入信号J=1、K=0，则Q3=0、Q4=1，G13和G23的输出均为0。当CP 下降沿到来时,G22的输出由1变0,则有Q=1，使G13输出为1，Q=0，触发器翻转。虽然CP变0后，G3、G4、G12和G22封锁，Q3=Q4=1，但由于与非门的延迟时间比与门长（在制造工艺上予以保证）,因此Q3和Q4这一新状态的稳定是在触发器翻转之后。由此可知,该触发器在CP下降沿触发翻转，CP一旦到0电平，则将触发器封锁，处于(1)所分析的情况。

总之，该触发器在CP下降沿前接受信息，在下降沿触发翻转，在下降沿后触发器被封锁。

触发器的类型及应用基本RS触发器JK触发器的逻辑电路及逻辑功能

（一）触发器的分类

触发器（ Flip-Flop ）是一种能够存储 1 位二进制码的逻辑电路，是构成时序逻辑电路的基本单元。触发器的种类很多，分类方法也不同。按逻辑功能来分，触发器可分为 RS 触发器、 JK 触发器、 D 触发器和 T 触发器等几种。 RS 触发器具有约束条件 RS ＝ 0 ， D 触发器和 T 触发器的功能比较简单， JK 触发器的逻辑功能最为灵活。

按电路结构来分，触发器又可分为基本 RS 触发器、同步触发器、主从触发器和边沿触发器等。它们的触发翻转方式不同，基本 RS 触发器属于电平触发，同步触发器和主从触发器属于脉冲触发，边沿触发器是脉冲边沿触发，可以是上升沿触发，也可以是下降沿触发。只有了解这些不同的动作特点，才能正确地使用这些触发器。

特别需要指出，触发器的电路结构和逻辑功能是两个完全不同的概念，两者之间没有固定的对应关系。同一种逻辑功能的触发器，可以采用不同电路结构来实现；而同一种电路结构的触发器又可以做成不同的逻辑功能。在选用触发器电路时，不仅要知道它的逻辑功能，还必须知道它的电路结构类型，把握住它的动作特点，作出正确的设计。

基本RS触发器功能测试

按图6.1所示连线，电路为用与非门构成的基本RS触发器， 、 接逻辑开关A、B，Q、 接指示器。改变 、 的状态，观察输出Q和 的状态。填写实验结果入表6.1，并写出特性方程表达式。

表6.1

Q 功能说明

0 0

0 1

1 0

1 1

RS触发器逻辑功能：_________________________ 特性方程 =______________________

RS触发器状态转换图：_______________________

边沿JK触发器功能测试

按图6.3所示边沿JK触发器电路连线，J、K、 、 分别接逻辑开关J、K、S、R，CP时钟脉冲信号接逻辑开关C，输出Q和 端接电平指示器。改变J、K状态，观察输出端Q和 的状态；改变 、 的状态，观察输出端Q和 的状态。填写实验真值表6.3，并写出其特性方程。

表6.3

CP

J K 功能说明

×× × ×

× × 0 1

1 0

↑↓ 0 0

0 0 1 1

1 1

↑↓ 0 0

1 1 1 1

1 1

↑↓ 1 1

0 0 1 1

1 1

↑↓ 1 1

1 1 1 1

1 1

JK触发器功能：__________________________________JK触发器特性方程=__________________________

端名称为_____________功能：_________________端名称为____________功能：___________________

JK触发器状态转换图：______________________________

探讨《数字逻辑》课程中触发器的教学方法|数字逻辑触发器实验报告

摘 要 本文介绍了数字电路中各种触发器的电路结构特点。以基本RS触发器主线，将电路结构逐步进行优化，功能逐渐完善，依次介绍各种触发器及他们之间的相互关系。 触发器 真值表 状态方程 时序图

中图分类号：G642文献标识码：A

0 引言

触发器是数字电子器件，它具有在激励输入变化后存储二进制信息的能力，因此，在二进制数据存储的许多应用中，触发器是基本存储单元。①如果按照触发器的电路结构可分为基本RS触发器和时钟触发器。时钟触发器中，按照触发方式又可分为电平触发和边沿触发两种。电平触发的触发器中，又有同步触发器和主从触发器。若按照触发器的逻辑功能分有RS触发器、JK触发器、D触发器、T触发器、T’触发器。由于触发器种类繁多，教学过程中一定要掌握方法和技巧，方能得心应手。笔者从多年的教学过程中总结出各种触发器之间的关系如图1所示：

图1 触发器之间的关系图

1 基本RS触发器

先从最基本RS触发器的结构出发来分析它的功能。结构可以总结出四个两：两个与非门，两个输入信号，两个输出端，两根反馈线。从结构中可以分析出它的功能用三句话来进行总结：00不定，相异从R,11不变。以后在分析的过程中，只要牢记这三句话，一切问题都迎刃而解。

基本RS触发器具有复位（Q = 0）、置位（Q = 1）、保持原状态三种功能，R为复位输入端，S为置位输入端。触发器的工作状态直接受R、S端的两个输入信号的控制，且只要有一个输入端有效，触发器就立即翻转为新的状态。而在实际电路中，通常包括很多触发器且希望触发器按一定的节拍翻转。这样就要在基本RS触发器的基础上，电路要进行改进，为此，给触发器加一个时钟控制信号CP和两个受控与非门，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。具有时钟脉冲控制的触发器称为时钟触发器，又称同步触发器（或钟控触发器），因为触发器的状态的改变与时钟脉冲同步。②

2 同步触发器

2.1 同步RS触发器

同步RS触发器在基本RS触发器的基础上加一个时钟控制信号CP和两个受控与非门，同步RS触发器虽然解决了直接由输入信号控制输出信号的现象，并且按同一CP节拍进行变化，但是仍然存在约束项的问题，要去掉同步RS触发器约束项，需要在同步RS触发器的基础上再加两根反馈线，而构成同步JK触发器。

2.2 同步JK触发器

同步JK触发器在同步RS触发器的基础上外加两根引线从逻辑功能表中，可以用三句话来进行总结：00不动，相异从J,11翻转。

2.3 其它同步触发器

同步D触发器是同步JK触发器的特殊情况，即在J = K = D、同步T触发器是同步JK触发器在J=K=T时的特殊情况、同步T’触发器是同步JK触发器在J=K=1时的特殊情况。

同步触发器虽然使电路进行了优化但是又带来新的问题：空翻现象。在一个时钟脉冲周期中，触发器发生多次翻转的现象叫做空翻。空翻是一种有害的现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。要解决空翻现象，需要在同步RS触发器的基础上，再加一级触发器从而构成主从触发器。主从RS触发器由两级构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。③

造成空翻现象的原因是同步触发器结构的不完善，要克服空翻现象，还需要从结构上采取措施，需要对电路进行优化。主从触发器从此诞生。

3 主从触发器

3.1 主从RS触发器

主从RS触发器是在同步RS触发器的基础上，再加一级触发器和一个非门。主从RS触发器逻辑功能和同步RS触发器完全一样，所以存在约束项。解决问题的方法，在主从RS触发器的基础上加两根反馈线，引发出主从JK触发器。

3.2 主从JK触发器

主从JK触发器是在主从RS触发器的基础上再加两根反馈线。由以上电路分析可知：主从JK触发器的逻辑功能和同步的JK触发器的逻辑功能一样即00不动（保持），相异从J,11翻转。主从JK触发器存在的问题：一次变化现象，要解决一次变化问题，仍应从电路结构上入手，让触发器只接收CP触发沿到来前一瞬间的输入信号。这种触发器称为边沿触发器。

4 边沿触发器

边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。维持―阻塞边沿D触发器只有一个触发输入端D，因此，逻辑关系非常简单。这种边沿D触发器的特性方程，状态转换图及驱动表和同步D触发器一样。维持―阻塞边沿D触发器的结构，在同步RS触发器的基础上，再加两个门，将输入信号D变成互补的两个信号分别送给R、S端，即R = D，S = D，就构成了同步D触发器。为了克服空翻，并具有边沿触发器的特性，在同步D触发器基础上引入三根反馈线就转化为维持―阻塞边沿D触发器。

可见从电路分析可知：维持―阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持―阻塞触发器因此而得名。

5 结语

如果孤立地理解每个触发器的话，很难弄清楚各个触发器的功能。为此先掌握基本RS触发器，由于此种触发器有两个弊端：输出直接有输入信号控制；特征方程有约束项，所以电路需要进行优化，即基本RS触发器的基础上加一个时钟脉冲CP和两个与非门，变成了同步RS触发器，又因为同步RS触发器的特征方程有约束项，即同步RS触发器还要进一步优化，再加两根反馈线而转化为同步JK触发器，若J = K = D则由同步JK触发器转化为同步D触发器；若J = K = T 则转化为同步T触发器；若J = K = 1 则转化为同步T’触发器。同步触发器有空翻现象，为了避免此现象的出现，电路要再进一步进行优化，即出现了主从RS触发器，它的功能和同步RS触发器相同，同样特征方程有约束项，要去掉约束项必须再引出两根反馈线变为主从JK触发器。主从JK触发器存在的问题：一次变化现象，把电路优化到边沿触发器，既没有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。

基金项目：安徽新华学院教学研究项目：《数字逻辑》课程改革的研究与实践（2010jy021）

注释

① [美]John M.Yarbrough.数字逻辑应用与设计[M].机械工业出版社,2000.4.

② 杨志忠主编.数字电子技术[M].高等教育出版社,2000.8.

③ 徐维.数字逻辑系统与设计[M].科学出版社,2005.9.

求《触发器及其应用》实验报告 范本 实验目的如下

1.掌握基本RS、JK、D和T触发器的逻辑功能能 2.掌握集成触发器的使用方法和逻辑功能的测试方法 3.熟悉触发器之间相互转换的方法实验报告 1.列表整理各类触发器的逻辑功能 2.总结观察得波形，说明触发器的触发方法 3.体会触发器的应用

JK触发器怎么用？

使用JK触发器设计计数器步骤如下（下文以四进制计数器为例）：

1、列出真值表

2、根据真值表获得表达式

3、根据表达式获得逻辑电路图

扩展资料：

JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能。

工作原理：

由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:

J=1，K=0时，Qn+1=1；

J=0，K=1时，Qn+1=0；

J=K=0时，Qn+1=Qn；

J=K=1时，Qn+1=~Qn；

数字电路实验报告怎么写

实验2 触发器逻辑功能测试

一、实验目的

1、掌握基本RS 触发器、D 触发器、J K触发器的逻辑功能和状态变化特点。 2、掌握基本RS 触发器、D 触发器、J K触发器逻辑功能测试方法。 3、熟悉不同逻辑功能触发器相互转换的方法。

二、实验仪器及器件

1、实验仪器

（1） TPE-D6Ⅲ型数字电路学习机 （2） VP5220A 型双踪示波器 （3） 数字万用表 2、器件

（1） 74LS00 四2输入与非门 1片 （2） 74LS74 双D 触发器 1片 （3） 74LS112 双JK 触发器 1 片

三、实验器件的逻辑功能

表2-0 给出了本实验所用的基本RS 触发器、维持阻塞D 触发器、负边沿JK 触发器的逻辑功能、触发方式及动作特点等相关知识。

表2-0 基本RS 触发器、维持阻塞D 触发器、负边沿JK 触发器的逻辑功能、触发方式及动作特点

jk触发器的功能表，计数器应用了jk触发器的什么功能

按计数增减分:加法计数器,减法计数器,加/减法计数器.

7.3.1 异步计数器

一,异步二进制计数器

1,异步二进制加法计数器

分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.

分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.

2,异步二进制减法计数器

减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.

注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.

(2)CT74LS161的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

4,反馈置数法获得N进制计数器

方法如下:

·写出状态SN-1的二进制代码.

·求归零逻辑,即求置数控制端的逻辑表达式.

·画连线图.

(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS1;74LS90则具有异步清零和异步置9功能.等等)

试用CT74LS161构成模小于16的N进制计数器

5,同步二进制加/减计数器

二,同步十进制加法计数器

8421BCD码同步十进制加法计数器电路分析

三,集成同计数器

1,集成十进制同步加法计数器CT74LS160

(1)CT74LS160的引脚排列和逻辑功能示意图

图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图

(2)CT74LS160的逻辑功能

①=0时异步清零.C0=0

②=1,=0时同步并行置数.

③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.

④==1且CPT·CPP=0时,计数器状态保持不变.

2.集成十进制同步加/减计数器CT74LS190

其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.

集成计数器小结:

集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.

74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与741相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.

7.3.3 利用计数器的级联获得大容量N进制计数器

计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.

1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.

举例:74LS290

(1)100进制计数器

(2)64进制计数器

2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.

举例:74161

(1)60进制

(2)12位二进制计数器(慢速计数方式)

12位二进制计数器(快速计数方式)

7.4 寄存器和移位寄存器

寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.

按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.

7.4.1 基本寄存器

概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.

1,单拍工作方式基本寄存器

无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:

2.双拍工作方式基本寄存器

(1)清零.CR=0,异步清零.即有:

(2)送数.CR=1时,CP上升沿送数.即有:

(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.

7.4.2 移位寄存器

1.单向移位寄存器

四位右移寄存器:

时钟方程:

驱动方程:

状态方程:

右移位寄存器的状态表:

输入

现态

次态

说明

Di CP

1 ↑

1 ↑

1 ↑

1 ↑

0 0 0 0

1 0 0 0

1 1 0 0

1 1 1 0

1 0 0 0

1 1 0 0

1 1 1 0

1 1 1 1

连续输入4个1

单向移位寄存器具有以下主要特点:

单向移位寄存器中的数码,在CP脉冲作下,可以依次右移或左移.

n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出作.

若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.

2.双向移位寄存器

M=0时右移 M=1时左移

3.集成双向移位寄存器74LS194

CT74LS194的引脚排列图和逻辑功能示意图:

CT74LS194的功能表:

工作状态

0 × × ×

1 0 0 ×

1 0 1 ↑

1 1 0 ↑

1 1 1 ×

异步清零

保 持

右 移

左 移

并行输入

7.4.3 移位寄存器的应用

一,环形计数器

1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.

结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.

工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.

实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n

2,能自启动的4位环形计数器

状态图:

由74LS194构成的能自启动的4位环形计数器

时序图

二,扭环形计数器

1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.

实现扭环形计数器时,不必设置初态.扭环形计数器的进制数

N与移位寄存器内的触发器个数n满足N=2n的关系

结构特点为:,即将FFn-1的输出接到FF0的输入端D0.

状态图:

2,能自启动的4位扭环形计数器

7.4.4 顺序脉冲发生器

在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.

顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.

一,计数器型顺序脉冲发生器

计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成.

举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.

二,移位型顺序脉冲发生器

◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.

◎时序图:

◎由CT74LS194构成的顺序脉冲发生器

见教材P233的图7.4.6和图7.4.7

7.5 同步时序电路的设计(略)

7.6 数字系统一般故障的检查和排除(略)

本章小结

计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.

计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.

寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.

寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.

寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.

在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.

顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.