vivadoip核 vivadoip核封装

为什么我在vivado生成不了 ddr3 ip核

Vivado Logic Analyzer的使用 chipscopSystem Clock：系统时钟，就是上一页的Input Clock，选择它的输入方式：分，单端还是No Buffer。当使用FPGA内部时钟的时候，才能选择Noe中，通常有两选中axi_dma_0，右击鼠标，在弹出的菜单中选择“Open IP Example Design…”，按照向导打开样例工程即可。种方法设置需要捕获的信号。 1添加cdc文件，然后在网表中寻找并添加信号 2添加ICON、ILA和VIO的IP Core 种方法，代码的修改量小，适当的保留设计的层级和网线名，图形化界面便于找到 需为什么我在vivado生成不了 ddr3 ip核

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Xilinx的spartan-6 FPGA有没有串行外设接口SPI通信的IP核

学习FPGA不仅仅是学一门HDL语言，FSys_reset：系统的异步复位信号，可以在FPGA内部产生，这样就不用I/O输入了。复位信号的极性默认是active-low，在 图172 所示FPGA选项中的“SystemPGA是一个系统，因为除了FPGA本身，还要涉及到外设、时钟、电源、内存、接口等多方面的知识。

FPGA传图为什么会有线

端口供电电压要高一些，另外还有用于PLL的模拟电压等，所以FPGA供电有多种电压。其次，每一个供电引线的粗细是一定的，能够通过的电流也就受到引线粗细的限制，因此，为了保障足够的供电电流，即使是同一个供电电压，也需要用多根供电引脚来提供足够的供电电流。

FPGA传图会有线原因为了降低动态功耗，FPGA内部的供电电压（核心电压）是比较低的，而为了保证芯片之间的信号传输。

Quartus_Ⅱ软件：

由Altera公司开发的完整多平台设计环境，能满足各种FPGA，CPLD的设计需要，是片上可编程系统设计的综合性环境。

Vivado设计套件，是FPGA厂商《vivado逻辑分析仪的使用》一文中提到如下问题：赛灵思公司（Xilinx）2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。Xilinx Vivado设计套件中提供了FIFO IP核，可方便应用于设计中。

xilinx vivado中集成的hardware mar 是不是一个阴谋

调SPI通信很简单，以前用过，搞清楚时序，自己用Verilog写。AXI Quad SPI像是用到硬核或者软核时候mcuPHY-to-Controller Clock Ratio：选择PHY到内存（用户时钟）的时钟比例，可以是2:1或4:1。PHY的时钟就是上面的Clock Period，如果PHY的频率是400MHz，4:1的比率，则内存提供给用户接口的时钟（ui_clk）就是100MHz。那边的，逻辑这边只能自己写，Xilinx软件里面的IP核一般都是比较复杂的协议，也是别人写出来打包进去的。试IP核

同Chipscope的调试原理一样，Hardware Mar也是借助于Jtag来实现的，也需要在工程中加入调试IP核。然而，对比ISE中和VIVADO中的调试IP核，我们会发现，VIVADO中的调试IP使用起来更为方便。首先，使用Chipscope时需要用到ICON、ILA或VIO来配合工作，而在Hardware Mar下进行了简化只需要用到ILA或VIO即可，ICON不需要用户来显式控制。

为什么我在vivado生成不了 ddr3 ip核

ui'

generate

如果你的系统是win7那应该没问题，但如果是win8、win10的话，新建工程后例化mig核的时候会报一个类似这样的错误：“failed

ip

''.

failed

generate

outputs:”。我在win10上遇到过这个问题，暂时无解，只能理解为vivado有bug或者win7之后的windows兼容性不好。。。

我的解决办法是：直接找一个现成的含有mig核的工程，然后在上面改（可以删掉它的所有东西，然后在这个工程里面例化自定义的mig核，这样就不会报错，这也反映了可能是新建的工程缺少某些文件导致报错）。

3. MIG:Memory Intece Generator使用手册

一个培训 至芯科技FPGA培训

Vivado中提供了MIMemory Type：选择内存的类型，是颗粒，还是内存条；G核来方便的控制外部的DDR，本文主要是针对DDR3（我用的板卡上只有DDR3）。

MIG提供了2种控制接口：AXI4和Native。前者是Xilinx 7系FPGA的主推总线。Native接口的读写速度 更快 ，AXI4接口实际是在Native上套了个马甲。

（在Block Design里只能使用AXI4接口，不能使用Native接口，因此先把Native接口封装成IP核，给Block Design调用）

Clock Period：选择PHY的工作频率。如果是400MHz，DDR上下沿传输，线速率就是800Mb/s。

Memory Part：选择内存颗粒/内存条的型号；

Data Mask：是否使用DDR上的DM位。可以不用，能节省FPGA的I/O引脚。

Number of Bank Machines：设置Bank Machines的个数。在任意指定的时间，一个Bank Machine只能管理单个DRAM的bank（DDR3芯片有8个Bank）。这个值设置的大，控制效率就高；设置的小，效率就低，但是省资源。

Ordering：控制命令的顺序。当选择Normal模式时，会对发给DDR的命令进行重新排序，以达到的效率；Strict模式让严格执行接收到的命令顺序。

需要说明的是，时钟比例设为了4:1，使用内存的数据线宽度是32bit，那么用户端提供的数据线位宽是：32×4×2=256 bit。×4是因为4:1，×2是因为DDR使用双倍速率（上下沿）传输，用户端只能上升沿传输，因此要乘以2.

Input Clock Period：输入时钟频率，给PLL用的。IP核根据此输入时钟来产生前面设置的PHY时钟。这个时钟选200MHz会有优惠政策，下一页的参考时钟可以用它。

Read Burst Type and Length：突发读的类型和长度。DDR的突发长度默认是BL=8,。

Output Driver Impedance Control：输出驱动器的阻抗控制；

Buffer，这时FPGA就不再给它添加IBUF了。（此处我用的是Zynq PS提供的200MHz时钟，因此选No Buffer）。

Reference Clock：选择参考时钟的输入类型。参考时钟需要单独输入。当input clock的频率是199MHz~201MHz之间时，可以选择系统时钟（就是Input Clock），这就是前面说的彩蛋。

Internal VREFSelection：当使用internal VERF时，FPGA的VERF引脚可以当普通I/O使用。但是只能在数据率≤800Mb/s时使用。

I/O Power Reduction：节能选项，选上。

Internal Termination Impedance：FPGA的内部终端电阻，仅仅给High Range Banks使用的（什么意思？）。

Reset Polarity”中设置。

Init_calib_complete：输出信号。指示内存初始化和校准已经完成，接口可以使用。该信号通常也在FPGA内部使用，无需驱动I/O。

Tg_compare_error：输出信号。只在example design中使用，表示检测到错误了。用户逻辑中不适用它。

如果sys_clk和ref_clk选择了No Buffer模式（图175），就不会出现图180所示的部分。只有图179的部分。

IP核如下图所示。

Memory Controller：内存。前端提供native接口，后端连接到PHY接口。

Physical Layer：前端接Memory Controller，后端连接到DDR芯片上。PHY接口完成DDR芯片的时序控制。

UI提供的是铺平的地址，默认选择的是addr=bank + row + column，见图174。

App_en和app_rdy同时有效时，命令才被写进去。而且一旦app_en被拉高，必须等到app_rdy为高后，才能变低。（就是必须等app_rdy信号）。

写数据可以在写命令之前，之后，或同时进行。

写数据的时候按小端写入（低字节先写，高字节后写）。如UI的数据是64bit（DDR数据线是8位）的0x0000_0806_0000_0805，写入的顺序如下图所示。

4:1时app_rd_data的宽度是DDR数据线宽度的8倍，因此一次就能把BL=8的数据读出来，如下图所示，每次app_rd_data_valid只有效一个时钟周期。

徐红伟@百香果科技

参考：

Xilinx文档：ug586“Zynq-7000 AP Soc and 7 Series Devs Memory Intece Solutions v4.0”

FPGA现在学起来怎么样？难不？需要了解哪些基础课程？

1 要有对FPGA的兴趣，只有这样才能用的热情对待它。

2 要有对数字系统设计比较全面的把握，reg ，ram，counter，fifo，dsp，uc......

3 能有一个具体的项目（复杂一些，对系统的性能要求高一些），这样才能有的放矢，有压力才有动力。

4 找一个好的老师

6 多看看别人成功的例子，拓宽自己的视野，没事的时候到FPGA逛逛。帮助他人也是帮助自己。

F7 对要求实现的算法或者系统有一个清楚的认识PGA知识基本分为这些方向：

器件结构 - FPGA芯片的内部构架

编程软件 - VHDL, Verilog 语言和ItoSE软件(综合工具、仿真工具、布局布线工具等)的使用方法

硬件问题 - PCB画板、信号完整性、高速IO、配置电路等等

嵌入式 - 使用EDK进行嵌入式设计

DSP设计 - 使用Matlab和Sysgem Generator进行DSP算法设计和实现

数字电路要求比较高

还要多上FPGA

只要找对学习方法，不难的，这个行业发展很不错的，国内也很缺乏这方面的人才，我个人建议去明德扬看看，你可以选择去培训，还可以选择买个视频学习，你想问的问题直接问他们就可以了

还好吧，有数电基础更好一点

vivado 错误怎么改

打开Hardware Mar，选择Open New Target，按照向导走完，发现无法和ILA建立通信链接。

原因：在选择待抓取信号的时钟域时，Vivado一般默认定位PS_CLK0，所以只有PS运行起来了，该时钟信号有输出，ILA才正常工作。因此在程序未run起来的情况下，会出现无法建立通信的错误。

解决：首先在SDK中完成FPGA Bitstream的download，设置断点，点击Debug按钮，进入main函数（直接run也可以，视需求而定）；然后再返回Vivado主界面，打开Hardware Mar，Open New Target，这时，Vivado会自动检测到正在工作的ILA。

2、如何删除整个net网络中的某根连线

在Block Design阶段，将某个IP的pin连接到net网络中时，一旦连接成功，会发现单击刚刚连接的线，会选中整个net网络，那么如何删除net中的某一段连线呢？

如果你很快意识到自己的失误，那么有可能利用“撤销”功能实现该线的删除。但是，如果是保存过的工程，或者是后期检查时发现某根线不需要，该怎么办呢？

方法如'custom下：选中你想删除的线所连接的pin，单击鼠标右键，在弹出的菜单中选择“Disconnect Pin”命令，就会删除连接在该pin上的连线，而不是删除该连线所属的网络，如下图所示。

3、TCL的使用

利用TCL实现工程的快速搭建、移植备份是相当方便的，然而单纯地从编程的角度去实现这些想法，可能就没那么简单，需要对Vivado控制指令，IP核属性等方方面面相当了解才行，其实有一个方法可以偷懒：

Vivado主1、Logic Analyzer的使用界面中有一个Tcl Concole，我们所执行的所有GUI作，在Tcl Concole中都会有对应的Tcl命令，如下图所示。

借助这一点，我们可以把自己感兴趣的作、常用的作对应的指令copy一下，保存起来，这样就可以加速Tcl脚本文件的设计。

4、如何查看IP的Example Desigan

在接触一个新东西，如开发环境、IP核等，Example Design可以帮助我们快速了解它们，从而降低使用难度，缩短开发周期。因此，如何利用Example Design是比较重要的，本小节简要介绍在Vivado下，如何查看IP核的Example Design。

加入到Block Design中的IP是无法查看Example Design的，并不是所有的IP都有Example Design，例如fir、cordic、dds等IP都是没有Example Design的。本文以AXI DMA这个IP为例，介绍如何查看IP核的样例工程。

Step1：打开IP Catalog，搜索到AXI DMA这个IP，如下图所示。

双击AXI Direct Memory Access，弹出下图所示的对话框。

注意，不要选择Add IP to Block Design，点击红色方框内的按钮，弹出下图所示的IP定制对话框。

配置完毕后，选择OK，IP的相关资源会添加到工程的Design Sources文件夹下，如下图所示。

Vivado中打开低版本的工程为什么是只读模式

1.User Intece Block：用户接口。给用户提供了简单的FPGA接口，主要是把地址线铺平了（addr = bank+row+column），并且对read和write信号进行了buffer缓冲，写命令也是buffer缓冲的。生成IP核的状态报告

Tools -> Report -> Report IP Status

2.点击Upgrade Selected

3.更新完成后IP StatusData Width：根据前面选择的内存类型（Memory Type）来设置DDR内存的数据线宽度。（其实是板卡上实际DDR内存连接的数据线宽度，例如x16的DDR颗粒放了2片，就是32-bit）。

从此，被锁住的IP就可以正常配置了。

xilinx vivado下microblaze里面C编程中，怎么通过串口实现PC机和FPGA中RAM数据相互读写？

好像有个串口的IP核？ 一般生成系统的时候，系统会自己加一个串口ip上去貌似，需要正确设置（10.1的时候是这样，不知道现在sdk工程向导什么样了）。貌似memorytest的结果也是在串口上输出的吧。。。

如果有这个ip的话，可以在sdk里的ip列表中找到，右键点view ip datasheet（driver）之类的可以知道ip的API函数。

然后写程序，读System Reset Polarity：取RAM，通过串XADC Instantiation：让IP核实例化一个XADC来检测温度。必须使用温度检测来做温度补偿，否则数据传输会出问题。口传输，PC再接收。

时间久远，好久不用了，忘了许多，哎..................